AVİES bünyesinde görevlendirilmek üzere Verilog Sayısal Tasarım Mühendisi aranmaktadır;

Görev ve Sorumluluklar

• FPGA ve ASIC tabanlı projelerde Verilog HDL kullanarak sayısal devre tasarımı,
• Tasarlanan modüllerin simülasyon, doğrulama ve test süreçlerinin yürütülmesi,
• Zamanlama, kaynak kullanımı ve güç optimizasyonu hedeflerine uygun tasarım geliştirilmesi,
• Donanım ve gömülü yazılım ekipleri ile koordinasyonun sağlanması,
• FPGA kartları üzerinde entegrasyon, test ve hata ayıklama faaliyetlerinin yürütülmesi,
• Proje dokümantasyonlarının hazırlanması ve güncellenmesi,

Aranan Nitelikler

• Elektrik-Elektronik Mühendisliği, Bilgisayar Mühendisliği veya ilgili bir alandan mezun,
• Verilog HDL konusunda deneyim sahibi (VHDL bilgisi tercih sebebidir),
• FPGA mimarileri (Xilinx, Intel/Altera vb.) konusunda bilgi sahibi,
• ModelSim, Vivado, Quartus gibi geliştirme ve simülasyon araçlarına hakim,
• Sayısal devre tasarımı, FSM yapıları, zamanlama analizleri ve RTL tasarım konularında yetkin,
• Testbench yazımı ve doğrulama metodolojileri hakkında bilgi sahibi,
• Tercihen savunma sanayii projelerinde veya gömülü sistemlerde deneyimli,
• Takım çalışmasına yatkın, analitik düşünme becerisi yüksek, sorumluluk sahibi,
• Gizlilik dereceli projelerde çalışmaya yetkin,

Tercih Sebebi Olan Ek Yetkinlikler

• SystemVerilog, UVM veya benzeri doğrulama yöntemlerini bilmek,
• Yüksek hızlı haberleşme protokollerinde tecrübeli olmak (PCIe, Ethernet, JESD204B vb.),
• ASIC tasarım akışları hakkında bilgi sahibi olmak,
• C/C++, Python ile test otomasyon veya doğrulama scriptleri geliştirebilmek,

İlgilenen adaylar CV’lerini [email protected] adresine ileterek de ilana başvuru yapabilir.